@InProceedings{SoutoLima:2021:DeSiPT,
               author = "Souto, Thiago Maia and Lima, Jos{\'e} Marcelo Duarte",
          affiliation = "{Universidade Federal do Rio Grande do Norte (UFRN)} and 
                         {Instituto Nacional de Pesquisas Espaciais (INPE)}",
                title = "Demodulador para sinais PTT-A3 do Argos em FPGA",
            booktitle = "Resumos...",
                 year = "2021",
               editor = "Ribeiro, Val{\'e}ria Cristina dos Santos and Paulicena, 
                         Ed{\'e}sio Hernane and Almeida, Elton Kleiton Albuquerque de and 
                         Correia, Emilia and Souza, Jo{\~a}o Paulo Estevam de and Hey, 
                         Heyder and Escada, Paulo Augusto Sobral and Savonov, Roman 
                         Ivanovitch and Camayo Maita, Rosio del Pilar",
         organization = "Semin{\'a}rio de Inicia{\c{c}}{\~a}o Cient{\'{\i}}fica e 
                         Inicia{\c{c}}{\~a}o em Desenvolvimento Tecnol{\'o}gico e 
                         Inova{\c{c}}{\~a}o (SICINPE)",
            publisher = "Instituto Nacional de Pesquisas Espaciais (INPE)",
              address = "S{\~a}o Jos{\'e} dos Campos",
                 note = "{Bolsa PIBIC/PIBITI/INPE/CNPq.}",
             abstract = "Inicialmente o objetivo do trabalho era o desenvolvimento de um 
                         demodulador para sinais PTT-A3 do ARGOS-3 em FPGA para ser 
                         incorporado ao sistema Environmental Data Collector (EDC). No 
                         entanto, devido a identifica{\c{c}}{\~a}o da necessidade de 
                         otimiza{\c{c}}{\~a}o de performance do EDC, o objetivo inicial 
                         passou a ser implementar melhorias na vers{\~a}o do demodulador 
                         para sinais PTT-A2 j{\'a} existente no EDC. O EDC {\'e} a carga 
                         {\'u}til que habilita um sat{\'e}lite a fazer parte do sistema 
                         GLOBAL OPEN COLLECTING DATA SYSTEM (GOLDS) de coleta de dados por 
                         sat{\'e}lite de baixa {\'o}rbita terrestre. O trabalho consistiu 
                         no estudo da linguagem de descri{\c{c}}{\~a}o de hardware 
                         Verilog e estudo da documenta{\c{c}}{\~a}o do projeto existente 
                         at{\'e} ent{\~a}o. A partir da an{\'a}lise do projeto j{\'a} 
                         existente notou-se a utiliza{\c{c}}{\~a}o de uma quantidade 
                         consider{\'a}vel de blocos l{\'o}gicos para s{\'{\i}}ntese 
                         l{\'o}gica do bloco de mem{\'o}ria FIFO, isto porque a 
                         s{\'{\i}}ntese l{\'o}gica n{\~a}o estava utilizando os blocos 
                         de mem{\'o}ria j{\'a} dispon{\'{\i}}veis na FPGA, ocasionando 
                         um desperd{\'{\i}}cio de recursos. Com isso, a primeira tarefa 
                         consistiu na implementa{\c{c}}{\~a}o em Verilog de um novo bloco 
                         de mem{\'o}ria FIFO capaz de ser sintetizado a partir dos blocos 
                         de mem{\'o}ria da FPGA. Uma das dificuldades que surgiram durante 
                         a execu{\c{c}}{\~a}o do projeto foi a atualiza{\c{c}}{\~a}o do 
                         software de desenvolvimento que exigiu a cria{\c{c}}{\~a}o de um 
                         novo projeto na vers{\~a}o mais recente do software e em testes 
                         posteriores para valida{\c{c}}{\~a}o das 
                         configura{\c{c}}{\~o}es adotadas. Uma vez realizada todas as 
                         etapas de configura{\c{c}}{\~a}o do projeto houve a necessidade 
                         de ajuste de alguns dos par{\^a}metros constituintes dos blocos 
                         respons{\'a}veis pelo processamento digital de sinais para 
                         integra{\c{c}}{\~a}o com altera{\c{c}}{\~o}es realizadas no 
                         firmware. Para dar continuidade a esse projeto de 
                         Inicia{\c{c}}{\~a}o Cient{\'{\i}}fica est{\~a}o programadas 
                         as atividades de: Implementar uma m{\'a}scara de 
                         detec{\c{c}}{\~a}o com m{\'u}ltiplos n{\'{\i}}veis, 
                         Implementa{\c{c}}{\~a}o de um filtro decimador de fator 2 e 
                         Automatiza{\c{c}}{\~a}o do testbench do EDC.",
  conference-location = "on line",
      conference-year = "23 a 27 – ago",
             language = "pt",
         organisation = "Divis{\~a}o de Fomento a Pesquisa e Desenvolvimento (DIFPD)",
                  ibi = "8JMKD3MGP3W34T/45MCD38",
                  url = "http://urlib.net/ibi/8JMKD3MGP3W34T/45MCD38",
           targetfile = "Thiago Maia Souto_Resumo.pdf",
        urlaccessdate = "02 maio 2024"
}